占空比分频,占空比为50%的7分频电路设计

我写的VHDL分频程序波形仿真得到时钟占空比接近33%,而不是50%。为什么...

1、在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。d/n就是占空比，n固定，改变d就可以改变占空比，分辨率为1/n。给个参考思路吧。。很久没用VHDL了，不能编出现成的了。

2、得到占空比减半的信号来控制单端反激变换器。3：具体实现电路如下图（a）所示，源信号经分频器二分频，得到频率减半的信号，再与源信号相与，即得到导通时间不变而频率减半的信号。电路中各点波形如下图（b）所示。

3、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

4、library就不写了。主要是用prescaler。现在这个程序输出10kHz。如果你要100kHz，那么就把prescaler减少到500.。基本上是用50MHz的时钟计算，然后prescaler加法运算的速度就是50MHz。

...再将此方波分频生成1khz占空比为50%的方波。用vhdl语言编写._百度...

1、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

2、R1 数值不能小於1k ， R2 和C 决定要求方波频率，R2数值对比R1越大，占空比越接近50%。R1=2k ， R2=75k ，C= 0.01uF 频率=952Hz ， 占空比=50%。

3、上述定时器计数频率是1MHz ，计数周期为1Us，1KHz周期为1ms，定时器需要计数1us*500=0.5ms，500次计数8位定时器不能满足了。 用1：4分频吧，定时计数125次即设为FF－7D＝82。不晓得对不对，不过思路是这样的。